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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Table 60. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter 1
Min
Max
Min
Max
Unit
Timing Requirements
t EREFCLKF
REF_CLK Frequency (f SCLK = SCLK Frequency)
None
50 + 1%
None
50 + 1%
MHz
t EREFCLKW
EREF_CLK Width (t EREFCLK = EREFCLK Period)
t EREFCLK × 40% t EREFCLK × 60% t EREFCLK × 35% t EREFCLK × 65% ns
t EREFCLKIS
Rx Input Valid to RMII REF_CLK Rising Edge (Data In
4
4
ns
Setup)
t EREFCLKIH
RMII REF_CLK Rising Edge to Rx Input Invalid (Data In 2
2
ns
Hold)
1
RMII inputs synchronous to RMII REF_CLK are ERxD1–0, RMII CRS_DV, and ERxER.
t REFCLK
RMII_REF_CLK
ERxD1–0
ERxDV
ERxER
t REFCLKIS
t REFCLKW
t REFCLKIH
Figure 38. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal
Table 61. 10/100 Ethernet MAC Controller Timing: RMII Transmit Signal
ADSP-BF522/ADSP-BF524/
ADSP-BF526
V DDEXT
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDEXT
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
V DDEXT
1.8V Nominal
2.5 V or 3.3V
Nominal
Parameter 1
Min
Max
Min
Max
Min
Max
Min
Max
Unit
Switching Characteristics
t EREFCLKOV
RMII REF_CLK Rising Edge
8.1
8.1
7.5
7.5
ns
to Tx Output Valid (Data Out Valid)
t EREFCLKOH
RMII REF_CLK Rising Edge
2
2
2
2
ns
to Tx Output Invalid (Data Out Hold)
1
RMII outputs synchronous to RMII REF_CLK are ETxD1–0.
t REFCLK
RMII_REF_CLK
t REFCLKOH
ETxD1–0
ETxEN
t REFCLKOV
Figure 39. 10/100 Ethernet MAC Controller Timing: RMII Transmit Signal
Rev. D |
Page 69 of 88 | July 2013
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